인텔은 18A 노드에 대해 시장에서 (멋진) 비밀을 유지하고 있습니까?
빌리 더버스타인 - 2026년 1월 1일 오전 3시 33분(동부 표준시)
요점
인텔은 고해상도 EUV 리소그래피를 사용하는 최초의 칩 제조업체가 되어 TSMC보다 잠재적인 이점을 갖게 될 것입니다.
이 회사는 2028년에 14A 노드를 고 NA를 사용할 첫 번째 노드로 오랫동안 지목해 왔습니다.
그러나 인텔이 18A 노드에 고해상도(high-NA)를 더 일찍 삽입할 수 있다는 힌트가 있었습니다.
인텔은 이전에 생각했던 것보다 더 빠르게 TSMC를 앞설 수 있습니다.
인텔이 TSMC를 뛰어넘을 수 있는 핵심 요소 중 하나는 고 NA EUV 리소그래피 기술의 조기 구현입니다.
인텔은 2028년 14A 노드까지 고NA를 도입하지 않겠다고 공개적으로 밝혔지만, 지난 1년 동안 인텔이 실제로 현재의 18A 제조 공정에 HNA를 가속화할 수 있다는 수많은 징후가 있었습니다.
그렇게 되면 반도체 산업은 매우 빠르게 변화할 수 있습니다.
고NA EUV란 무엇인가요?
고-NA EUV 리소그래피는 ASML 홀딩스(ASML 0.21%)가 개척하고 개발한 최신 극자외선 리소그래피 기술(EUV)의 최신 버전입니다.
제조 20년 동안 칩 제조업체들은 2019년에 처음으로 EUV 리소그래피를 사용하여 트랜지스터 사이의 피치가 7 나노미터에 불과한 칩을 효율적으로 생산할 수 있게 되었습니다.
약 10년 전, 인텔은 EUV 구현을 연기하고 대신 구형 DUV 기술을 사용한 이중, 삼중 또는 사중 패터닝을 선택했습니다.
이러한 지연 덕분에 TSMC는 인텔을 뛰어넘어 오늘날까지 제조 선두를 유지하고 있는 대만 대기업을 이끌 수 있었습니다.
하이-NA는 이 기술의 다음 단계입니다.
HNA EUV 기계는 저-NA EUV의 13.5nm 광선보다 더 정확하게 8nm 두께의 칩 패턴을 "작성"할 수 있습니다.
이전 기술과 마찬가지로 이 새로운 기술은 더 적은 공정 단계로 단일 패터닝, 고밀도 칩을 가능하게 합니다.
일반적으로 공정 단계가 적다는 것은 구형 도구의 다중 패터닝보다 수율이 높다는 것을 의미합니다.
과거의 실수를 반복하지 않기로 결심한 인텔은 고해상도 EUV 머신을 구현한 최초의 기업으로 선두에 섰습니다.
아이러니하게도 이번에는 TSMC 경영진이 비용 문제를 이유로 새로운 기술을 사용하기 위해 기다리기로 결정했습니다.
그러나 인텔과 ASML은 고NA 기계가 현재 의도한 대로 작동하고 있다고 주장했습니다.
2024년 초, ASML의 CEO는 "논리와 메모리 모두에서 가장 비용 효율적인 설루션"이라며 HNA에 대한 비판자들을 문제 삼았습니다 그 후 2025년 2월에 열린 기술 콘퍼런스에서 인텔 임원 스티브 카슨은 인텔이 이미 HNA를 "생산 중"이었으며, 이 도구가 과거의 저 NA보다 현 단계에서 "더 신뢰할 수 있다"라고 언급했습니다.
카슨은 또한 고NA 덕분에 인텔이 하나의 머신과 "한 자릿수"의 프로세스 단계로 동일한 작업을 수행할 수 있었으며, 저 NA 머신은 세 번의 노출과 약 40번의 처리 단계를 거쳤다고 언급했습니다.
따라서 특히 저NA 도구에서 트리플 패터닝이 필요한 최첨단 노드에 도달하면 HNA의 생산성 측면에서 분명한 이점이 있는 것으로 보입니다.
이제 HNA 도구를 효과적으로 사용하는 데에는 기술적 장애물이 있으며, 이 도구의 비용은 저 NA 도구의 약 두 배에 달합니다.
하지만 생산성 향상을 고려할 때, HNA 라인은 적절히 구현되면 전체 비용 절감 효과를 거둘 수 있을 것입니다.
인텔은 이미 최소 3대의 HNA 머신과 수많은 HNA 경험을 보유하고 있습니다
인텔이 오늘날 HNA EUV를 사용할 준비가 된 또 다른 이유는 이미 대중에게 공개한 최소 3개의 도구와 아직 공개하지 않은 도구를 구매, 설치 및 활용했기 때문일 수 있습니다.
인텔은 2023년 말/2024년 초 오리건주 R&D 시설에서 첫 번째 HNA 기계를 수령했다고 발표한 후 2024년 2월 말에 "첫 번째 불"을 켜겠다고 발표했습니다.
이어서 인텔은 2024년 8월 오리건주 시설에서 두 번째 HNA 기계 설치를 공개했습니다.
그러던 중 불과 2주 전인 12월 중순, 인텔은 대량 생산을 위한 처리량이 향상된 작년 EXE:5000 고 NA 머신의 업그레이드 버전인 ASML의 EXE:5200 HNA 머신에 대한 '수용 테스트'를 완료했다고 발표했습니다.
수용 테스트는 인텔이 대량 생산 벤치마크와 고객 사양을 충족하는 HNA 머신을 팹에서 작동시키고 있음을 의미합니다.
특히 ASML은 2025년 초에야 5200을 출하하기 시작했으며, 이는 인텔이 2024년에 공식적으로 발표한 두 대보다 적어도 한 대 더 많은 5200을 보유하고 있음을 나타냅니다.
또한 인텔은 세 번째 기계인 5200이 설치된 위치를 구체적으로 공개하지 않았습니다.
특히 인텔은 올해 애리조나에서 18A 생산을 위해 Fab 52를 준비해 왔습니다.
가능성은 낮지만 인텔이 더 많은 HNA 기계를 구매했을 가능성도 꽤 높습니다.
2024년 5월, 업계 간행물 The Electc는 인텔이 2024년에 5~6대의 기계를 포함하는 ASML의 고 NA EUV 생산량을 모두 확보했다고 보도했습니다.
인텔이 2023년 말에 첫 번째 기계를 수주하면 총 6~7대가 될 것입니다.
이는 확인되지 않은 보고서 중 하나에 불과했으며, 2024년 말 팻 겔싱어가 사임하면서 이러한 주문 패턴이 바뀌었을 수 있습니다. 그럼에도 불구하고 인텔이 공식적으로 공개한 세 대의 HNA 기계보다 더 많이 구매했을 가능성이 높습니다.
이렇게 많은 진전이 있었는데, 왜 14A까지 기다리나요?
이 모든 점을 고려할 때 인텔이 2028년에 출시될 14A를 고NA를 사용할 시점으로 지목한 것은 매우 흥미로운 일입니다.
특히 지난 여름 인텔이 중요한 외부 고객을 확보하지 못하면 14A 개발을 전혀 진행하지 않을 수 있다고 공개한 점을 고려할 때 인텔이 그렇게 많은 HNA 기계를 구매할지 여부가 더욱 궁금합니다.
인텔이 14A를 개발할 수 있을지 확신하지 못했고 14A가 최초의 HNA 노드라고 지목했다면, 인텔은 개당 4억 달러에 달하는 고가의 HNA 기계를 왜 그렇게 많이 구매했을까요?
그리고 지난 여름 희석형 주식 투자를 할 정도로 이미 현금 흐름이 마이너스였던 인텔이 왜 그렇게 했을까요?
인텔은 이미 HNA 도구로 엄청난 양의 작업을 수행했습니다.
제가 언급한 2월 기술 콘퍼런스에서 인텔은 고 NA 도구에서 분기당 30,000개의 웨이퍼를 처리하고 있다고 공개했습니다.
이는 단순한 연구 개발 목적으로 처리해야 할 엄청난 수의 웨이퍼입니다.
한편, 최근 '수용 테스트'에 대한 공개는 이 도구가 공식 제조 환경에서 계약 사양에 따라 작동할 수 있는지 여부를 결정하는 공식 평가 프로세스를 통과했음을 의미합니다.
이 도구는 제조 환경에서 작동하는 것으로 보이는데, 인텔은 이 도구에 대한 풍부한 경험을 가지고 있고 HNA는 물질적 이점을 제공하는 것으로 알려졌는데, 인텔은 왜 현재의 18A 공정에 HNA를 통합하지 않았을까요?
HNA가 18A용 인텔의 Fab 52에 있을 수 있다는 징후
인텔은 분명히 18A에 고NA EUV를 사용하겠다고 말한 적이 없지만, 그럼에도 불구하고 지난 1년 동안 가능할 것이라는 단서를 제공하지 않았습니다.
한편, 외부인들은 Fab 52에 고 NA 기계가 탑재될 가능성에 대해 추측하기 시작했습니다.
앞서 언급한 2025년 2월 기술 컨퍼런스에 대해 로이터 통신은 처음에 인텔이 고 NA 기술로 18A를 개발하고 있다고 보도했지만, 나중에 인텔은 "올해 말 차세대 PC 칩으로 대량 생산할 예정인 18A 제조 기술을 사용하여 고 NA 도구를 테스트하고 있다"라고 로이터 통신에 정정했습니다
따라서 인텔은 2월 현재 18A 프로세스에서 적어도 하이NA를 '테스트'하고 있습니다.
그런 다음 지난 4월 인텔의 파운드리 다이렉트 행사에서 인텔의 최고 기술 및 운영 책임자 나가 찬드라세카란은 인텔이 18A 노드와 14A 노드 모두에서 저 NA 다중 패턴과 고 NA 단일 패턴을 테스트하는 것 사이에서 "수익률 패리티"를 달성했다고 말했습니다.
최근인 10월에는 인텔의 '테크 투어'에 기술 저널리스트를 팹 52로 초청해 팹과 18A 노드를 선보였습니다.
모든 저널리스트가 비공개 계약을 맺고 있는 동안 레벨1테크의 한 브이로그는 시청자들에게 팹 52에서 "무언가"를 보고 이에 대해 물었고, 인텔로부터 자신이 본 것을 공개하지 말라는 말을 들었다고 말했습니다.
몇 가지 흥미로운 질문을 제기하는 몇 가지를 발견했습니다.
그 질문을 했습니다.
그래서 나중에 정중한 이메일을 받았는데, '알아두면 안 돼'라는 격려를 받았습니다.
브이로그의 이 부분에서 Level1 발표자는 오리건주에 설치 중인 오리지널 HNA 기계의 동영상을 보여주었습니다.
자신이 본 EUV 기계에 대해 논의한 후, 발표자는 모델을 명시하지 않은 채 "그 정도면 제가 편안하게 드릴 수 있을 것입니다."라고 말했습니다
인텔은 왜 이 사실을 비밀로 유지했을까요?
참고로 인텔이 18A에서 HNA EUV를 사용하고 있다는 증거는 없습니다.
하지만 인텔의 장점을 고려할 때, 그렇다면 왜 비밀로 유지해야 할까요?
하나는 카드를 조끼에 가깝게 유지하여 경쟁을 놀라게 하고 인텔의 HNA 퍼스트 무버 우위를 연장하는 경쟁 우위일 수 있습니다.
또한 도구 사용의 첫 번째 화신으로 비용 절감, 수율 및 성능에 대한 기대치를 너무 높게 설정하는 것에 대한 우려도 있을 수 있습니다. 결국 지난 1년 동안 인텔과 18A의 진행 상황에 대한 수많은 소문이 돌았고, 많은 소문이 상당히 부정적이었습니다.
또한 인텔이 18A에 고해상도 도구를 사용하더라도 각 칩의 몇 층에서만 사용할 수 있습니다.
현재 최첨단 3nm급 칩에는 약 20개의 EUV 레이어가 포함되어 있으며, 18A가 포함된 2nm급 칩은 20년대 중반까지 EUV 레이어 수가 30% 증가할 것으로 예상됩니다.
또한 최근 CNBC의 Fab 52에 대한 짧은 다큐멘터리에서는 Fab에 저 NA EUV 도구가 있는 것으로 나타났습니다.
따라서 18A에 HNA를 사용하더라도 특정 제품에만 사용하거나 일부 중요한 레이어에만 사용할 수 있으며 대부분은 여전히 저 NA 도구로 처리됩니다.
따라서 인텔은 대부분의 레이어가 여전히 저NA 도구를 사용하여 완료된 경우 18A를 "고 NA" 노드로 분류하는 것을 경계할 수 있습니다.
또한 인텔이 18A에 저NA 도구를 사용할 수도 있지만 실제로 2026년 말에 증가하여 18A보다 전력당 성능이 8% 향상될 것으로 예상되는 18AP라는 다음 버전의 노드에 HNA 도구를 삽입할 수도 있습니다.
인텔은 18A용 도구 세트를 절대 공개하지 않을 수 있습니다
투자자들은 일반적으로 반도체 제조에 수반되는 비밀을 고려할 때 인텔이 실제로 18A에서 HNA 도구를 사용하고 있는지 여부를 알 수 없을 수도 있습니다.
인텔이 이를 공개하기로 결정한다면, 인텔이 팬서 레이크라는 첫 번째 18A 생산 칩을 공식적으로 공개할 예정이라는 점을 고려할 때 다음 주 라스베이거스에서 열리는 CES가 이상적인 시기와 장소가 될 수 있습니다.
그럼에도 불구하고 18A 프로세스에 대한 회사의 입을 굳게 다물고 있는 태도를 고려할 때, 인텔이 중요한 18A 노드에 고해상도 EUV를 사용하고 있는지 여부는 여전히 미스터리로 남아 있을 수 있습니다.